- 벨로체 프로FPGA CS(Veloce proFPGA CS)로 대규모 AI 워크로드 사전 검증 지원
지멘스가 엔비디아와 협력해 FPGA 기반 하드웨어 가속 검증 시스템인 벨로체 프로FPGA CS(Veloce proFPGA CS)를 통해 수조 단위 프리실리콘(pre-silicon) 검증 사이클을 수일 내 수행하는 기술을 공개했다. 성능 최적화 칩 아키텍처와 결합해 AI·ML 시스템온칩(SoC) 설계 단계에서 대규모 워크로드를 실행하고 구조 완성도를 사전에 점검할 수 있도록 지원한다.
FPGA 프로토타이핑으로 프리실리콘 검증 범위 확장
양사는 확장 가능한 하드웨어 아키텍처와 성능 최적화 칩 설계를 결합해 수십조 단위 설계 사이클을 단기간에 캡처했다. 기존 시뮬레이션과 에뮬레이션이 처리하던 범위를 넘어 실제 실행 조건에 가까운 워크로드를 프리실리콘(pre-silicon) 단계에서 반복 구동할 수 있다. 설계 단계에서 소프트웨어 동작 흐름을 확인할 수 있어 테이프아웃 이전 구조 수정 범위를 줄이는 데 목적이 있다.
벨로체 프로FPGA CS(Veloce proFPGA CS)는 단일 FPGA IP 검증부터 수십억 게이트 규모 칩렛 설계까지 확장 가능한 FPGA 프로토타이핑 환경을 제공한다. 운영체제 부팅, 인터페이스 연결 검증, AI 연산 흐름과 같은 장시간 시나리오를 하드웨어 기반으로 실행하며 소프트웨어 스택과 칩 구조 간 상호 작용을 설계 단계에서 점검할 수 있다.
AI 칩 복잡도 증가에 따른 검증 병목 대응
최근 AI·고성능 컴퓨팅 아키텍처는 게이트 수 증가와 소프트웨어 스택 확대가 동시에 진행되면서 프리실리콘 검증 단계에서 실행해야 할 워크로드 규모가 빠르게 증가하고 있다. 기존 전자설계자동화(EDA) 기반 시뮬레이션과 에뮬레이션 방식은 현실적인 시간 내 수백만에서 수십억 사이클 수준 처리에 머무르는 경우가 많아 운영체제 부팅, 드라이버 동작, AI 연산 흐름과 같은 장시간 시나리오를 충분히 반영하기 어려웠다.
FPGA 기반 검증은 실제 구동 환경과 유사한 조건에서 워크로드를 실행해 인터페이스 충돌, 메모리 접근 지연, 병렬 처리 구간 오류를 설계 초기 단계에서 확인할 수 있다. 검증 단계에서 반복 수정이 필요한 구조적 문제를 조기에 발견해 테이프아웃 이후 재설계 가능성을 줄이는 데 목적이 있다.
필드프로그래머블게이트어레이(FPGA) 기반 검증은 실제 구동 환경과 유사한 조건에서 워크로드를 실행해 인터페이스 충돌, 메모리 접근 지연, 병렬 처리 구간 오류를 설계 초기 단계에서 확인할 수 있다. 검증 단계에서 반복 수정이 필요한 구조적 문제를 조기에 발견해 테이프아웃 이후 재설계 가능성을 줄이는 데 목적이 있다.
지멘스 장 마리 브루네 수석 부사장은 복잡도가 증가하는 AI·ML 시스템온칩(SoC) 검증 요구에 대응하기 위해 하드웨어 가속 검증과 필드프로그래머블게이트어레이(FPGA) 프로토타이핑 기술을 결합했다고 설명했다.
엔비디아 나렌드라 콘다 부사장은 대규모 워크로드를 단기간에 실행할 수 있는 검증 환경이 차세대 AI 아키텍처 설계에 필요한 처리 규모를 뒷받침한다고 밝혔다.
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